引言

“不如意事常八九，可与语人无二三”，人嘛，没有一帆风顺，一定有这样或那样的异常状况出现。对CPU来说，也是这样，如果一个CPU只能顺序执行，不能处理异常情况，那么这个CPU也就没什么存在的意义了。

本小节，我们就分析一下or1200的异常处理系统。

1，异常

1>异常的概念

这里假定中断是异常的一种类型。

说到异常，大家可能并不陌生，linux里面有异常处理上下文的机制，之前我们在分析MMU模块时有TLB miss异常和page fault异常，在分析cache模块时有对齐异常，还有大家经常听到的中断，这些，都是异常。

2>异常的分类

一般情况下，我们可以把异常分为外部异常（external）和内部异常（internal）两种，其中外部异常，有可以叫中断（interrupt）。

除了这种分类方式外，我们也可以把异常分为可屏蔽异常（maskable）和不可屏蔽异常（unmaskable）两种。如reset，bus error这些异常就是不可屏蔽的。外部中断有的就可以屏蔽。如果某个异常被屏蔽了，那么就意味着这个异常不会打断程序的正常执行顺序。

还有，我们还可以把异常分为同步异常（synchronous）和异步异常（asynchronous）两种。外部中断，复位，这些都是异步的，由指令本身产生的异常一般都是同步的。

对于or1200来说，目前支持的异常类型，异常向量入口，以及异常的产生条件，如下所示。

3>异常的处理过程及精确异常

系统一旦发生异常，CPU会在流水线的WB阶段相应异常，发生异常时，将前一条指令的PC和下一条指令的PC值进行保存，以及CPU运行状态的现场保存，然后将分辨是哪种异常，并把对应的异常处理的入口赋给PC，开始异常处理程序，在执行完异常处理程序之后，进行异常发生前现场的恢复，CPU恢复执行。

如果CPU能保证发生异常的那条指令前的所有指令都已执行完毕，那条指令后面的所有指令都没有执行，那么，这个CPU就称作是精确异常CPU（precise except）。

从上面的异常处理过程，我们可以发现，异常处理的开始和结束时需要保存和回复CPU现场，如果异常比较频繁，那么现场保存和恢复的开销就比较大，为了减小异常的现场保存与恢复开销，一般会设计一定量的shadow register，如果shadow register越多，支持的异常嵌套（nested exception）层数就越多。

关于or1200的异常模型的一些介绍，如异常的优先级，异常发生时的延迟槽的处理，以及异常发生时的超级用户模式切换，快速上下文切换等问题，请参考架构手册的except mode章节，这里不再赘述。

2，整体结构

在了解了异常的一些内容之后，我们再来分析or1200中异常处理系统。首先是except系统的整体结构，如下所示：

需要说明的有以下几点：

a，or1200的外部中断源有pic模块统一处理，最多支持的外部中断线的数量是32条。关于or1200的外部中断体统的分析，使用和验证，我们之前已经介绍过了，如有疑问，请参考：http://blog.csdn.net/rill_zhen/article/details/8894856

b，or1200的异常处理核心是在cpu内部的except模块，对应的rtl文件是or1200_except.v，这个文件，我们会在下面进行详细分析。

c，tt模块（tick timer），这个模块的作用是为操作系统或其它应用程序提供精确的定时服务。就像我们在学习单片机时，使用的定时器一样。

3，pic模块

1>功能介绍

pic模块（programable interrupt controller），负责收集来自CPU外部的所有异常信号，比如来自ethernet的中断信号，来自SD card controller的中断信号，等等等等。

一但有中断产生，pic模块会发送一个intr信号给CPU内部的except模块，except会经过进一步处理，并将外部中断的异常处理向量入口地址（0x800）赋给PC，异常处理程序会使用mfspr指令，通过sprs模块将32-bit的中断信号全部读出到reg_file（通用寄存器），然后确定是哪条中线线发生了中断，然后执行这条中断线注册的中断处理函数。当然，这个过程中包括现场保存和恢复工作。

总之，pic模块的作用比较简单，就是一旦有外部中断产生，将所有32-bit的中断值进行保存，并产生一个intr信号告诉except模块，然后等待sprs的读取。

此外，pic模块还可以通过sprs模块来设置哪些中断信号被屏蔽。

2>中断信号的处理

pic模块内部有两个寄存器，picmr（pic mask register）和picsr（pic status register）。

picmr是屏蔽寄存器，如果这个寄存器的某一位被sprs模块设置为1，那么就表示这一位对应的中断将被忽略。

picsr是状态寄存器，一旦有哪根中断线产生中断，那么对应的位将会置1。

这里需要说明的是，

a，目前or1200外部中断线是20个，or1200_define中定义如下：

// Define number of interrupt inputs (2-31)
`define OR1200_PIC_INTS 20

b，其中第0,1两个中断是非屏蔽中断。

c，pic模块还有另外一个功能就是，一旦发生外部中断，会马上给pm（power management）发送一个唤醒信号，pic_wakeup。

d，当然，pic模块会相应sprs模块对picmr和picsr两个寄存器的读写操作。

pic模块对应的rtl文件是or1200_pic.v，其核心代码如下：

// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "or1200_defines.v"

module or1200_pic(
	// RISC Internal Interface
	clk, rst, spr_cs, spr_write, spr_addr, spr_dat_i, spr_dat_o,
	pic_wakeup, intr,
	
	// PIC Interface
	pic_int
);


//
// PIC Interface
//
input	[`OR1200_PIC_INTS-1:0]	pic_int;// Interrupt inputs


//
// PIC Mask Register bits (or no register)
//
reg	[`OR1200_PIC_INTS-1:2]	picmr;	// PICMR bits


//
// PIC Status Register bits (or no register)
//
reg	[`OR1200_PIC_INTS-1:0]	picsr;	// PICSR bits


//
// Internal wires & regs
//
wire		picmr_sel;	// PICMR select
wire		picsr_sel;	// PICSR select
wire	[`OR1200_PIC_INTS-1:0] um_ints;// Unmasked interrupts
reg	[31:0] 	spr_dat_o;	// SPR data out

//
// PIC registers address decoder
//
assign picmr_sel = (spr_cs && (spr_addr[`OR1200_PICOFS_BITS] == `OR1200_PIC_OFS_PICMR)) ? 1'b1 : 1'b0;
assign picsr_sel = (spr_cs && (spr_addr[`OR1200_PICOFS_BITS] == `OR1200_PIC_OFS_PICSR)) ? 1'b1 : 1'b0;

//
// Write to PICMR
//
always @(posedge clk or `OR1200_RST_EVENT rst)
	if (rst == `OR1200_RST_VALUE)
		picmr <= {1'b1, {`OR1200_PIC_INTS-3{1'b0}}};
	else if (picmr_sel && spr_write) begin
		picmr <=  spr_dat_i[`OR1200_PIC_INTS-1:2];
	end


//
// Write to PICSR, both CPU and external ints
//
always @(posedge clk or `OR1200_RST_EVENT rst)
	if (rst == `OR1200_RST_VALUE)
		picsr <= {`OR1200_PIC_INTS{1'b0}};
	else if (picsr_sel && spr_write) begin
		picsr <=  spr_dat_i[`OR1200_PIC_INTS-1:0] | um_ints;
	end else
		picsr <=  picsr | um_ints;


//
// Unmasked interrupts
//
assign um_ints = pic_int & {picmr, 2'b11};

//
// Generate intr
//
assign intr = |um_ints;

//
// Assert pic_wakeup when intr is asserted
//
assign pic_wakeup = intr;	
		
//
// Read PIC registers
//
always @(spr_addr or picmr or picsr)
	case (spr_addr[`OR1200_PICOFS_BITS])	// synopsys parallel_case
		`OR1200_PIC_OFS_PICMR: begin
		   spr_dat_o[`OR1200_PIC_INTS-1:0] = {picmr, 2'b11};
		   spr_dat_o[31:`OR1200_PIC_INTS] = {32-`OR1200_PIC_INTS{1'b0}};
		end

	  default: begin
	     spr_dat_o[`OR1200_PIC_INTS-1:0] = picsr;
	     spr_dat_o[31:`OR1200_PIC_INTS] = {32-`OR1200_PIC_INTS{1'b0}};
	  end
	endcase
   
endmodule

从这段代码中，我们除了了解pic模块的功能外，我们还需要知道两点：

a，在or1200的整个工程中，几乎所有的verilog文件的开头都会有下面三行代码，为什么呢？

// synopsys translate_off
`include "timescale.v"
// synopsys translate_on

这三行代码，其中两行是注释，这个注释可不是一般的注释，这两行注释是有其特殊含义的。由于verilog HDL没有像VHDL中的属性语句，所以为了告诉综合器一些信息，就需要通过注释来实现。这两行注释就是给synopsys的工具识别的，表示在综合时忽略中间的那行include语句。

但是给综合器使用的特殊注释语句，在用modelsim等仿真工具时是无效的。

b，同样是特殊注释语句，我们也经常看到像下面的一条注释，那么，这条注释又起到什么作用呢？

case (spr_addr[`OR1200_PICOFS_BITS])	// synopsys parallel_case

这条注释也是告诉综合器，在综合时这个case块使用parallel case。这会对综合产生什么影响呢？

这就需要了解full case和parallel case的区别。简单来说，非full case块会综合成优先级逻辑电路，full case和parallel case会综合成多路选择器电路。

如果代码中写的是非full case语句，但是想让综合器综合成多路选择器，可能如果有相同的case入口，就会产生错误的电路。为了避免这种情况出现，我们在写case块时，要保证将所有的可能性全部列出来，并以default结束。

4，except模块

1>整体功能

except模块，对应的rtl文件是or1200_except.v，此模块在cpu内部，是CPU异常处理的核心模块。这个模块会收集所有的异常信号，分析异常类型，并根据事先确定的异常处理操作。例如，设置EXPC，也就是将异常向量入口地址赋给PC；暂停或刷新流水线等。

except模块一旦发现有异常产生，就会发送except_start信号，告诉其他模块，要进行异常处理了，之后发送except_started信号，告诉其他模块正在进行异常处理，一旦异常处理完成，会发送except_stop信号。当然except模块也会将一部分自己不能处理的异常信号传送出去，这个信号就是except_trig。

2>模块分析

了解了except的整体功能，我们再来看其rtl源码就简单一写了。

首先是异常的总体收集，主要代码如下：

//
// Order defines exception detection priority
//
assign except_trig = {
		      ex_exceptflags[1]	& ~du_dsr[`OR1200_DU_DSR_IME],
		      ex_exceptflags[0]	& ~du_dsr[`OR1200_DU_DSR_IPFE],
		      ex_exceptflags[2]	& ~du_dsr[`OR1200_DU_DSR_BUSEE],
		      sig_illegal       & ~du_dsr[`OR1200_DU_DSR_IIE],
		      sig_align		& ~du_dsr[`OR1200_DU_DSR_AE],
		      sig_dtlbmiss	& ~du_dsr[`OR1200_DU_DSR_DME],
		      sig_trap		& ~du_dsr[`OR1200_DU_DSR_TE],
		      sig_syscall       & ~du_dsr[`OR1200_DU_DSR_SCE] & ~ex_freeze,
		      sig_dmmufault	& ~du_dsr[`OR1200_DU_DSR_DPFE],
		      sig_dbuserr	& ~du_dsr[`OR1200_DU_DSR_BUSEE],
		      range_pending	& ~du_dsr[`OR1200_DU_DSR_RE],
		      fp_pending	& ~du_dsr[`OR1200_DU_DSR_FPE],
		      int_pending 	& ~du_dsr[`OR1200_DU_DSR_IE],
		      tick_pending	& ~du_dsr[`OR1200_DU_DSR_TTE]
		      };

 这个是整体的收集工作，具体某个部分的异常信号，有其单独的收集代码，如下所示：

assign int_pending = sig_int & (sr[`OR1200_SR_IEE] | 
				(sr_we & to_sr[`OR1200_SR_IEE])) 
		    & id_pc_val & delayed_iee[2] & ~ex_freeze & ~ex_branch_taken
		     & ~ex_dslot & ~(sr_we & ~to_sr[`OR1200_SR_IEE]);
   
assign tick_pending = sig_tick & (sr[`OR1200_SR_TEE] | 
				  (sr_we & to_sr[`OR1200_SR_TEE])) & id_pc_val
		      & delayed_tee[2] & ~ex_freeze & ~ex_branch_taken 
		      & ~ex_dslot & ~(sr_we & ~to_sr[`OR1200_SR_TEE]);

assign fp_pending = sig_fp & fpcsr_fpee & ~ex_freeze & ~ex_branch_taken 
		    & ~ex_dslot;

  
assign range_pending =  sig_range & sr[`OR1200_SR_OVE] & ~ex_freeze & 
		       ~ex_branch_taken & ~ex_dslot;

一旦出现异常，就需要设计开始和已经开始，以及在异常处理结束时设置结束信号，代码如下：

assign except_started = extend_flush & except_start;
   
assign except_start = (except_type != `OR1200_EXCEPT_NONE) & extend_flush;

assign except_stop = {
			tick_pending		& du_dsr[`OR1200_DU_DSR_TTE],
			int_pending 		& du_dsr[`OR1200_DU_DSR_IE],
			ex_exceptflags[1]	& du_dsr[`OR1200_DU_DSR_IME],
			ex_exceptflags[0]	& du_dsr[`OR1200_DU_DSR_IPFE],
			ex_exceptflags[2]	& du_dsr[`OR1200_DU_DSR_BUSEE],
			sig_illegal		& du_dsr[`OR1200_DU_DSR_IIE],
			sig_align		& du_dsr[`OR1200_DU_DSR_AE],
			sig_dtlbmiss		& du_dsr[`OR1200_DU_DSR_DME],
			sig_dmmufault		& du_dsr[`OR1200_DU_DSR_DPFE],
			sig_dbuserr		& du_dsr[`OR1200_DU_DSR_BUSEE],
			range_pending		& du_dsr[`OR1200_DU_DSR_RE],
			sig_trap		& du_dsr[`OR1200_DU_DSR_TE],
		        fp_pending  		& du_dsr[`OR1200_DU_DSR_FPE],
			sig_syscall		& du_dsr[`OR1200_DU_DSR_SCE] & ~ex_freeze
		};

在开始执行异常处理程序之前，要进行现场保护，代码如下：

always @(posedge clk or `OR1200_RST_EVENT rst) begin
	if (rst == `OR1200_RST_VALUE) begin
        ex_freeze_prev  <=  1'b0 ;
        sr_ted_prev     <=  1'b0 ;
        dsr_te_prev     <=  1'b0 ;
        dmr1_st_prev    <=  1'b0 ;
        dmr1_bt_prev    <=  1'b0 ;
    end 
    else begin
        ex_freeze_prev  <=  ex_freeze ;
        if (!ex_freeze_prev || ex_void) begin
            sr_ted_prev     <=  sr     [`OR1200_SR_TED    ] ;
            dsr_te_prev     <=  du_dsr [`OR1200_DU_DSR_TE ] ;
            dmr1_st_prev    <=  du_dmr1[`OR1200_DU_DMR1_ST] ;
            dmr1_bt_prev    <=  du_dmr1[`OR1200_DU_DMR1_BT] ;
        end
    end
end

在保存完现场之后，就可以根据不同的异常类型，确定其事先约定好的异常处理流程。

不同的异常类型，对应不同的异常操作，无论是哪种异常都需要将异常向量地址赋给PC，代码如下：

这个过程分为两小步，首先是确定异常类型，并将对应的地址赋给相应的信号：

//
// Exception FSM that sequences execution of exception handler
//
// except_type signals which exception handler we start fetching in:
//  1. Asserted in next clock cycle after exception is recognized
//
   always @(posedge clk or `OR1200_RST_EVENT rst) begin
      if (rst == `OR1200_RST_VALUE) begin
	 state <=  `OR1200_EXCEPTFSM_IDLE;
	 except_type <=  `OR1200_EXCEPT_NONE;
	 extend_flush <=  1'b0;
	 epcr <=  32'b0;
	 eear <=  32'b0;
	 esr <=  {2'h1, {`OR1200_SR_WIDTH-3{1'b0}}, 1'b1};
	 extend_flush_last <=  1'b0;
      end
      else begin
`ifdef OR1200_CASE_DEFAULT
	 case (state)	// synopsys parallel_case
`else
	   case (state)	// synopsys full_case parallel_case
`endif
	     `OR1200_EXCEPTFSM_IDLE:
	       if (except_flushpipe) begin
		  state <=  `OR1200_EXCEPTFSM_FLU1;
		  extend_flush <=  1'b1;
		  esr <=  sr_we ? to_sr : sr;
		  casez (except_trig)
`ifdef OR1200_EXCEPT_ITLBMISS
		    14'b1?_????_????_????: begin
		       except_type <=  `OR1200_EXCEPT_ITLBMISS;
		       eear <=  ex_dslot ? 
			       ex_pc : ex_pc;
		       epcr <=  ex_dslot ? 
			       wb_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_IPF
		    14'b01_????_????_????: begin
		       except_type <=  `OR1200_EXCEPT_IPF;
		       eear <=  ex_dslot ? 
			       ex_pc : delayed1_ex_dslot ? 
			       id_pc : delayed2_ex_dslot ? 
			       id_pc : id_pc;
		       epcr <=  ex_dslot ? 
			       wb_pc : delayed1_ex_dslot ? 
			       id_pc : delayed2_ex_dslot ? 
			       id_pc : id_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_BUSERR
		    14'b00_1???_????_????: begin	// Insn. Bus Error
		       except_type <=  `OR1200_EXCEPT_BUSERR;
		       eear <=  ex_dslot ? 
			       wb_pc : ex_pc;
		       epcr <=  ex_dslot ? 
			       wb_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_ILLEGAL
		    14'b00_01??_????_????: begin
		       except_type <=  `OR1200_EXCEPT_ILLEGAL;
		       eear <=  ex_pc;
		       epcr <=  ex_dslot ? 
			       wb_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_ALIGN
		    14'b00_001?_????_????: begin
		       except_type <=  `OR1200_EXCEPT_ALIGN;
		       eear <=  lsu_addr;
		       epcr <=  ex_dslot ? 
			       wb_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_DTLBMISS
		    14'b00_0001_????_????: begin
		       except_type <=  `OR1200_EXCEPT_DTLBMISS;
		       eear <=  lsu_addr;
		       epcr <=  ex_dslot ? 
			       wb_pc : delayed1_ex_dslot ? 
			       dl_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_TRAP			
		    14'b00_0000_1???_????: begin
		       except_type <=  `OR1200_EXCEPT_TRAP;
		       epcr <=  ex_dslot ? 
			       wb_pc : delayed1_ex_dslot ? 
			       id_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_SYSCALL
		    14'b00_0000_01??_????: begin
		       except_type <=  `OR1200_EXCEPT_SYSCALL;
		       epcr <=  ex_dslot ? 
			       wb_pc : delayed1_ex_dslot ? 
			       id_pc : delayed2_ex_dslot ? 
			       id_pc : id_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_DPF
		    14'b00_0000_001?_????: begin
		       except_type <=  `OR1200_EXCEPT_DPF;
		       eear <=  lsu_addr;
		       epcr <=  ex_dslot ? 
			       wb_pc : delayed1_ex_dslot ? 
			       dl_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_BUSERR
		    14'b00_0000_0001_????: begin	// Data Bus Error
		       except_type <=  `OR1200_EXCEPT_BUSERR;
		       eear <=  lsu_addr;
		       epcr <=  ex_dslot ? 
			       wb_pc : delayed1_ex_dslot ? 
			       dl_pc : ex_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_RANGE
		    14'b00_0000_0000_1???: begin
		       except_type <=  `OR1200_EXCEPT_RANGE;
		       epcr <=  ex_dslot ? 
			       wb_pc : delayed1_ex_dslot ? 
			       id_pc : delayed2_ex_dslot ? 
			       id_pc : id_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_FLOAT
		    14'b00_0000_0000_01??: begin
		       except_type <=  `OR1200_EXCEPT_FLOAT;
		       epcr <=  id_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_INT
		    14'b00_0000_0000_001?: begin
		       except_type <=  `OR1200_EXCEPT_INT;
		       epcr <=  id_pc;
		    end
`endif
`ifdef OR1200_EXCEPT_TICK
		    14'b00_0000_0000_0001: begin
		       except_type <=  `OR1200_EXCEPT_TICK;
		       epcr <=  id_pc;
		    end
`endif
		    default:
		      except_type <=  `OR1200_EXCEPT_NONE;
		  endcase
	       end
	       else if (pc_we) begin
		  state <=  `OR1200_EXCEPTFSM_FLU1;
		  extend_flush <=  1'b1;
	       end
	       else begin
		  if (epcr_we)
		    epcr <=  datain;
		  if (eear_we)
		    eear <=  datain;
		  if (esr_we)
		    esr <=  {datain[`OR1200_SR_WIDTH-1], 1'b1, datain[`OR1200_SR_WIDTH-3:0]};
	       end
	     `OR1200_EXCEPTFSM_FLU1:
	       if (icpu_ack_i | icpu_err_i | genpc_freeze)
		 state <=  `OR1200_EXCEPTFSM_FLU2;
	     `OR1200_EXCEPTFSM_FLU2:
`ifdef OR1200_EXCEPT_TRAP
	       if (except_type == `OR1200_EXCEPT_TRAP) begin
		  state <=  `OR1200_EXCEPTFSM_IDLE;
		  extend_flush <=  1'b0;
		  extend_flush_last <=  1'b0;
		  except_type <=  `OR1200_EXCEPT_NONE;
	       end
               else
`endif
		 state <=  `OR1200_EXCEPTFSM_FLU3;
	     `OR1200_EXCEPTFSM_FLU3:
	       begin
		  state <=  `OR1200_EXCEPTFSM_FLU4;
	       end
	     `OR1200_EXCEPTFSM_FLU4: begin
		state <=  `OR1200_EXCEPTFSM_FLU5;
		extend_flush <=  1'b0;
		extend_flush_last <=  1'b0; // damjan
	     end
`ifdef OR1200_CASE_DEFAULT
	     default: begin
`else
		`OR1200_EXCEPTFSM_FLU5: begin
`endif
		   if (!if_stall && !id_freeze) begin
		      state <=  `OR1200_EXCEPTFSM_IDLE;
		      except_type <=  `OR1200_EXCEPT_NONE;
		      extend_flush_last <=  1'b0;
		   end
		end
	   endcase
	 end
   end

由于异常有很多类型，但流水线只有一条，所以第二小步就是将不同类型的地址信号赋给最终要执行的PC，代码如下：

//
// PC and Exception flags pipelines
//
always @(posedge clk or `OR1200_RST_EVENT rst) begin
	if (rst == `OR1200_RST_VALUE) begin
		wb_pc <=  32'd0;
        dl_pc <=  32'd0;
	end
	else if (!wb_freeze) begin
		wb_pc <=  ex_pc;
        dl_pc <=  wb_pc;
	end
end

在异常发生后，我们还要更新位于sprs模块里面的SR寄存器，关于SR寄存器的，我们在分析SPRS模块时已经介绍过了，如有疑问请参考sprs的内容。

except模块是如何设置SR寄存器的呢？代码如下：

//
// delayed_iee
//
// SR[IEE] should not enable interrupts right away
// when it is restored with l.rfe. Instead delayed_iee
// together with SR[IEE] enables interrupts once
// pipeline is again ready.
//
always @(`OR1200_RST_EVENT rst or posedge clk)
	if (rst == `OR1200_RST_VALUE)
		delayed_iee <=  3'b000;
	else if (!sr[`OR1200_SR_IEE])
		delayed_iee <=  3'b000;
	else
		delayed_iee <=  {delayed_iee[1:0], 1'b1};

//
// delayed_tee
//
// SR[TEE] should not enable tick exceptions right away
// when it is restored with l.rfe. Instead delayed_tee
// together with SR[TEE] enables tick exceptions once
// pipeline is again ready.
//
always @(`OR1200_RST_EVENT rst or posedge clk)
	if (rst == `OR1200_RST_VALUE)
		delayed_tee <=  3'b000;
	else if (!sr[`OR1200_SR_TEE])
		delayed_tee <=  3'b000;
	else
		delayed_tee <=  {delayed_tee[1:0], 1'b1};
		
wire dsr_te = ex_freeze_prev ? dsr_te_prev : du_dsr[`OR1200_DU_DSR_TE];
wire sr_ted = ex_freeze_prev ? sr_ted_prev : sr[`OR1200_SR_TED];

在异常处理真正开始之前，except模块除了要保护现场之外，有些正在执行的指令需要做一些特殊处理，比如load/store指令，mtspr/mfspr指令等，代码如下：

// Abort write into RF by load & other instructions   
assign abort_ex = sig_dbuserr | sig_dmmufault | sig_dtlbmiss | sig_align | 
		  sig_illegal | ((du_hwbkpt | trace_trap) & ex_pc_val 
				 & !sr_ted & !dsr_te);

// abort spr read/writes   
assign abort_mvspr  = sig_illegal | ((du_hwbkpt | trace_trap) & ex_pc_val 
				     & !sr_ted & !dsr_te) ;

此外，由于异常的处理是在流水线的最后一个阶段,WB阶段才被处理，所以就需要刷新流水线，这样，就需要处理在之前已经进入流水线的指令，例如，要判断异常处理入口的指令是否在延迟槽内，如何暂停和刷新流水线等，代码如下：

//
// PC and Exception flags pipelines
//
always @(posedge clk or `OR1200_RST_EVENT rst) begin
	if (rst == `OR1200_RST_VALUE) begin
		id_pc <=  32'd0;
        id_pc_val <=  1'b0 ;
		id_exceptflags <=  3'b000;
	end
	else if (id_flushpipe) begin
        id_pc_val <=  1'b0 ;
		id_exceptflags <=  3'b000;
	end
	else if (!id_freeze) begin
		id_pc <=  if_pc;
        id_pc_val <=  1'b1 ;
		id_exceptflags <=  { sig_ibuserr, sig_itlbmiss, sig_immufault };
	end
end

//
// PC and Exception flags pipelines
//
always @(posedge clk or `OR1200_RST_EVENT rst) begin
	if (rst == `OR1200_RST_VALUE) begin
		ex_dslot <=  1'b0;
		ex_pc <=  32'd0;
                ex_pc_val <=  1'b0 ;
		ex_exceptflags <=  3'b000;
		delayed1_ex_dslot <=  1'b0;
		delayed2_ex_dslot <=  1'b0;
	end
	else if (ex_flushpipe) begin
		ex_dslot <=  1'b0;
                ex_pc_val <=  1'b0 ;
		ex_exceptflags <=  3'b000;
		delayed1_ex_dslot <=  1'b0;
		delayed2_ex_dslot <=  1'b0;
	end
	else if (!ex_freeze & id_freeze) begin
		ex_dslot <=  1'b0;
		ex_pc <=  id_pc;
                ex_pc_val <=  id_pc_val ;
		ex_exceptflags <=  3'b000;
		delayed1_ex_dslot <=  ex_dslot;
		delayed2_ex_dslot <=  delayed1_ex_dslot;
	end
	else if (!ex_freeze) begin
		ex_dslot <=  ex_branch_taken;
		ex_pc <=  id_pc;
                ex_pc_val <=  id_pc_val ;
		ex_exceptflags <=  id_exceptflags;
		delayed1_ex_dslot <=  ex_dslot;
		delayed2_ex_dslot <=  delayed1_ex_dslot;
	end
end

其实，except模块是一个整体，我们之所以拆开了分析是想能分析的更透彻一些，但是拆开来分析的话，也会造成缺乏整体感，尤其是对于像异常处理系统，这样的控制模块。

CPU的控制通路和数据通路的最大区别就是，数据通路的各个模块之间的联系比较少，模块接口简单。控制通路的模块，端口较多，并且信号控制复杂而庞大，这就增加了对控制模块的分析难度。所以为了更清楚了解析or1200的控制通路，我采用了先整体，后分离的方式。先介绍模块的整体功能，将模块的功能进行分割，然后逐个分析每个小的功能部件，最终分析每个部件的rtl代码。

5，小结

except，可以说是or1200 cpu内部控制逻辑最复杂的模块之一，本小节对这个模块进行了初步的分析，以后还会有更准确，详细的持续分析，我已将后续的分析内容增加到这里。

enjoy！